Skip to content

Yogurt1338/Verilog_simple_tasks

Repository files navigation

Verilog_simple_tasks

1 - Реализовать КИХ фильтр, 3 отсчета, размерность коэффициентов 8 бит, знаковые числа.Входные данные поступают каждые 10 тактов, размерность 8 бит, знаковые целые числа.Допускается использовать один (два*) физический умножитель.

2 - Реализовать комплексный умножитель.Доступен всего один физический модуль умножения целых чисел. Входные данные поступают каждые 3 такта, размерность 8 бит, знаковые целые числа.

3 - Реализовать БИХ фильтр вида yk+1 = a * yk+b * xk+1. Размерность x, a, b составляет 8 бит,знаковые целые числа. a, b известны заранее, в процессе работы не меняются.Данные на вход поступают каждый такт. Операция умножения занимает два такта.

4 - Реализовать физический уровень приемника SPI Peripheral с поддержкой операции записи.SPI интерфейс содержит 4 провода – SCK, CS, COPI, CIPO.Команда записи может быть любая фиксированная. Все остальные значения этого поля необходимо игнорировать.

7 - Реализовать модуль, который находит позицию старшего единичного бита в входном числе.Пример – вход 8’b00100100, выход – 3’d5.

  • а) Продемонстрировать, каким образом полученное решение масштабируется при неограниченном росте размерности входа (Достаточно показать на примере входа 32 или 64 бита). Данные поступают каждый такт.
  • б) Реализовать модуль, где ширина входных данных будет задаваться как параметр.

10 - Реализовать модуль, который выводит на экран 4 последних уникальных значения из входного потока данных. Значения на выходе должны быть отсортированы по времени, прошедшему с момента их получения. Активные выходы должны быть отмечены сигналом валидности.

About

No description, website, or topics provided.

Resources

Stars

Watchers

Forks

Releases

No releases published

Packages

No packages published